Модуль SVP-735

Технические характеристики

Программируемая логика

  • FPGA Xilinx Kintex UltraScale/UltraScale+ из ряда:
    • XCKU060/085/115. (опции поставки)
  • Ресурсы FPGA XCKU115, доступные на модуле:
    • свыше 1,1 млн. логических ячеек;
    • 5520 блоков умножения с накоплением;
    • 2160 блоков RAM Xilinx BlockRAM по 36 Кбит;
    • 24 узла тактирования CMT (1 × MMCM + 2 × PLL);
    • до 6-и аппаратных ядер PCIe 3.0 x4.

Память

  • Четыре независимых 16-ти разрядных банка памяти DDR3-1600 SDRAM общим объёмом 2 Гбайта
  • Пользовательская память SPI NOR Flash объёмом 16 Мбайт
  • Конфигурационная память 16 бит NOR Flash объёмом 128 Мбайт со следующими характеристиками:
    • скорость чтения до 160 Мбайт/с;
    • при FPGA XCKU060/085 возможность хранения до 4-х файлов;
    • при FPGA XCKU115 возможность хранения до 2-х файлов.

Тактирование

  • Опорные кварцевые генераторы со следующими характеристиками:
    • 100 МГц (для MGT интерфейсов FatPipe VPX);
    • 125 МГц и 200 МГц (глобальное тактирование FPGA).
  • Синтезатор сетки произвольных частот MGT интерфейсов FatPipe на P1 VPX, REAR на P2 VPX, MGT FMC c возможностью синхронизации сигналом REF_CLK VPX 25 МГц
  • Приём сигнала AUX_CLK VPX в FPGA модуля

Отладочные интерфейсы FPGA

  • UART-порты на передней панели с реализацией USB 2.0
  • Буферизованный JTAG IEEE 1149.1 FPGA на передней панели

Системные интерфейсы (разъём P0 VPX)

  • Поддержка интерфейса I2C по линиям SM0, SM1
  • Поддержка географической адресации (GA0–GA4)
  • Поддержка тактирования синтезатора частоты MGT частотой 25 МГц по линии REF_CLK
  • Подключение линии AUX_CLK ко входу глобального тактирования FPGAПЛИС
  • Обработка сигнала системного сброса SYSRESET#

Системные интерфейсы (разъём P1 VPX)

  • Реализация FatPipe1–4 по LAN4 (пластины 1–16):
    • до четырех каналов PCIe 1.0/2.0/3.0 x1/x2/x4 (аппаратные ядра PCIe + MGT, начиная с FPGA XCKU085/115, только 3 ядра в XCKU060);
    • до четырех каналов SRIO x1/x4 3,125 Гбит/с
    • до четырех каналов Xilinx Aurora до x4 6,25 Гбит/с (программные IP-ядра Xilinx + MGT). (IP-ядра приобретаются отдельно)
  • Подключение линии REF_CLK_SE ко входу тактирования FPGA

Интерфейсы поддержки тыльного модуля (разъём P2 VPX)

  • Четыре полнодуплексных пары MGT, до 10 Гбит/с в паре, конфигурируемые в проекте FPGA для поддержки следующих интерфейсов:
    • SRIO x1/x4;
    • Xilinx Aurora до x4;
    • XAUI (программные IP-ядра + MGT). (IP-ядра приобретаются отдельно)
  • 20 двунаправленных пар LVDS с пропускной способностью пары до 1 Гбит/с или 40 линий КМОП 2,5 В до 100 МГц

Соответствие стандартам

  • ANSI/VITA 46.0 VPX Base Standard
  • ANSI/VITA 46.3 SRIO on VPX Fabric Connector
  • ANSI/VITA 46.4 PCIe on VPX Fabric Connector
  • ANSI/VITA 46.6 Gigabit Ethernet Control Plane on VPX
  • ANSI/VITA 57.1 FMC Standard
  • ANSI/VITA 65 OpenVPX

Субмодуль FMC

  • Поддержка установки мезонинного субмодуля FMC одиночной ширины (Single Width)
  • Стыковочная высота FMC: 10 мм
  • Интерфейс субмодуля FMC HPC:
    • 80 пар LVDS, общая пропускная способность до 80 Гбит/с;
    • 8 дуплексных мультигигабитных пар MGT до 10 Гбит/с, подключенных к FPGA;
    • поддержка двух линий глобального тактирования LVDS.
  • Поддержка JTAG 3,3 В с автоматической коммутацией канала
  • Поддержка сигналов I2C (IPMI FMC), PRSNT, PowerGood
  • Соответствие спецификации ANSI/VITA 57.1 FMC по требованиям к питающим напряжениям и токам нагрузки субмодулей
  • Уровень напряжения по линиям VADJ/VIO_B_M2C +1,8 В
  • Реализация подключения VREF_A/B_M2C к FPGA

Энергопотребление

  • Потребляемая мощность модуля цифровой обработки сигналов: до 75 Вт
  • Распределение потребляемой мощности по линии питания: +12 В (VS1): до 6,25 A (75 Вт) (при полной нагрузке, без учета FMC

Условия эксплуатации

  • Охлаждение: воздушное или кондуктивное
  • Диапазон рабочих температур: 0...+50°С или −40...+70°С (опция поставки)
  • Температура хранения: −40...+85°С
  • Влажность:
    • до 85% без покрытия;
    • до 98% с покрытием. (опция поставки)

Размеры

  • Форм-фактор: VPX 3U в слот 1"
  • Размеры: 160 × 100 мм

Конфигуратор

SVP735
–FM
?
–T
?
–CL
?
–CV
?
–FP
?

Назад в раздел